集成电路全链路专有名词（中英对照 · 校验版）¶
用途：术语口径统一表，每条含「中文 / English / 释义 / 归类 / 校验备注」五栏，可直接引用进 ADR、设计文档、manifest。
校验口径：以 imec 逻辑工艺路线图（FEOL/MOL/BEOL 三段划分）、IEEE / IRDS 及厂商工艺文献与主流 EDA 教材为准；凡修正处均给出依据。
本版修正 4 处、补充 16 个遗漏术语，修正与补充条目在“校验备注”栏以 ⚠️ / ➕ 标出。
器件与结构基础¶
中文 |
English |
简要专业释义 |
归类 |
校验备注 |
|---|---|---|---|---|
晶体管 |
Transistor (MOSFET / MOS) |
MOS 场效应管；有源半导体器件，电压控制开关；FEOL 制备 |
基础器件 Device |
✅ MOSFET = Metal-Oxide-Semiconductor Field-Effect Transistor |
有源器件 |
Active device |
需要供电、能够控制/放大电流者：MOS、BJT |
器件 Device |
✅ 准确 |
无源器件 |
Passive device |
电阻 Resistor、电容 Capacitor、电感 Inductor；无放大与开关能力 |
器件 Device |
⚠️ 已修正：原文写“FEOL 制作”不准确——R/C 在 FEOL 与 BEOL 都存在：poly 电阻、MOS 电容属 FEOL；**MIM 电容、薄膜金属电阻属 BEOL**（依据：IEEE ESSDERC, Passive components integration in CMOS technology） |
器件 |
Device |
晶圆上制作的基本半导体元件（MOS、R、C） |
器件层 Device layer |
✅ 准确；原文“归类”列为“器件层”，此处统一 |
接触孔 / 塞孔 |
Contact / Plug |
把晶体管（源漏/栅）与第一层金属连起来的垂直结构，属 MOL 中段工序 |
MOL 结构 |
➕ 新增：原文缺 MOL 概念（见“制造工艺分层”） |
通孔 |
Via |
BEOL 中垂直孔，连接上下相邻金属层；多层串联即 via stack（通孔堆叠） |
BEOL 互连结构 |
✅ 准确；via stack = 多层通孔堆叠 |
金属互连层 |
Metal interconnect layer |
Cu 金属导线层（M1/M2…Mn，亦称 Cu1/Cu2…） |
BEOL 互连 |
✅ 准确；M=Metal 为行业标准写法（M1~Mn），“Cu1”是版图工具常见命名 |
互连与布线层级¶
中文 |
English |
简要专业释义 |
归类 |
校验备注 |
|---|---|---|---|---|
单元内互连 |
Intra-cell routing |
标准单元内部，连接单元内多个晶体管的金属连线，主要在 M1 |
BEOL · 单元内布线 |
✅ 准确 |
单元间互连 |
Inter-cell routing |
不同标准单元引脚之间的金属连线，走高层金属 M2/M3 及以上 |
BEOL · 顶层布线 |
✅ 准确 |
轨道 / 栅格 |
Track |
金属层上可布线的等间距网格线；单元高度以轨道数衡量（如 6T = 6 轨） |
物理设计 · 标准单元 |
➕ 新增：理解“单元高度/6T”必需 |
中段工序 |
MOL (Middle-of-Line) |
FEOL 与 BEOL 之间的**第三段**：制备接触孔/塞孔，把晶体管电极与 M1 连起来 |
制造工艺分层 |
➕ 新增（重要补充）：imec 官方口径——先进逻辑芯片制造划分为 FEOL / MOL / BEOL 三个区块；SemiEngineering：MOL 用 “contact structures” 连接晶体管与互连 |
标准单元与逻辑¶
中文 |
English |
简要专业释义 |
归类 |
校验备注 |
|---|---|---|---|---|
标准单元 |
Standard Cell |
预先完成版图与验证的预制电路积木，收在单元库中 |
最小电路单元 |
✅ 准确 |
基础逻辑门 |
Basic logic gate |
实现基础布尔运算：INV、NAND、NOR、AND、OR |
标准单元（组合逻辑） |
✅ 准确 |
反相器 |
Inverter (INV) |
NOT 非门，最简单的逻辑门 |
组合逻辑标准单元 |
✅ 准确 |
与非门 |
NAND gate |
Not AND；最常用的基础门，且为**通用门**（可单独实现任意逻辑） |
组合逻辑标准单元 |
✅ 准确；补“通用门”属性 |
或非门 |
NOR gate |
Not OR；同为通用门 |
组合逻辑标准单元 |
✅ 准确；补“通用门”属性 |
组合逻辑电路 |
Combinational logic circuit |
输出仅由当前输入决定、无记忆、不含触发器；如加法器、多路选择器 |
电路模块 |
✅ 准确 |
时序单元 / 触发器 |
Flip-flop (FF) |
D 触发器（DFF）为时序逻辑基础单元，可存储 1 bit 状态 |
时序逻辑标准单元 |
✅ 准确；DFF = D-type Flip-Flop |
时序逻辑电路 |
Sequential logic circuit |
输出由输入 + 历史状态共同决定，含触发器，具备记忆能力（寄存器、计数器） |
电路模块 |
✅ 准确 |
多路选择器 |
Multiplexer (MUX) |
多路选通，属复合组合逻辑单元 |
组合逻辑模块 |
✅ 准确；配套为解复用器 DMUX / Demultiplexer |
全加器 |
Full Adder |
1 位带进位加法电路 |
组合逻辑模块 |
⚠️ 已修正：原文“由多个 NAND 门搭建”不严谨——常规实现 = 2×XOR + 2×AND + 1×OR；若限定仅用 NAND 则需 **9 个 NAND**（NAND 为通用门）。半加器 Half Adder |
寄存器 |
Register |
由多个 D 触发器构成，存储多位数据（时序电路） |
时序模块 |
✅ 准确 |
算术逻辑单元 |
ALU (Arithmetic Logic Unit) |
加法、逻辑运算等复合大模块 |
顶层功能模块 |
✅ 准确 |
制造工艺分层（★ 本表已修正与补充）¶
中文 |
English |
简要专业释义 |
归类 |
校验备注 |
|---|---|---|---|---|
晶圆 |
Wafer |
整片硅晶圆；所有器件制作在其上 |
基底材料 |
✅ 与 substrate 区分明确 |
硅衬底 |
Silicon substrate |
单片衬底，器件制作于其表面 |
基底材料 |
✅ 准确 |
前道工序 |
FEOL (Front-End-of-Line) |
在硅衬底上制备晶体管本体：沟道、栅极、源漏、隔离 |
制造工艺 · 第一段 |
✅ 准确 |
中段工序 |
MOL (Middle-of-Line) |
制备接触孔/塞孔，把晶体管电极引出到 M1；含硅化物、接触阻挡层等 |
制造工艺 · 第二段 |
➕ 新增：imec 三段划分中的中间段，原文遗漏 |
后道互连工序 |
BEOL (Back-End-of-Line) |
MOL 之后沉积多层金属 + 介质 + 通孔，完成片内互连布线；含 low-k/ULK 介质、Cu 双大马士革工艺 |
制造工艺 · 第三段 |
✅ 准确（晶圆厂互连后段）；⚠️ 中文陷阱见下 |
介质层 |
Dielectric layer |
金属层之间的绝缘层：常用 SiO₂，先进工艺用 low-k / ultra-low-k（ULK）降低线间电容耦合（串扰） |
BEOL 材料层 |
✅ 准确；已按原文建议补充 low-k 与线间电容耦合作用 |
芯片裸片 / 裸芯 |
Die |
晶圆切割后的单个芯片（on-die = 裸片内部 / 片内） |
物理芯片实体 |
✅ 准确 |
芯片-封装交互 |
CPI (Chip–Package Interaction) |
封装应力（尤其细间距、铜柱）作用到 BEOL，引发分层/开裂等可靠性问题的界面效应 |
BEOL ↔ 封装界面 |
➕ 新增：BEOL 与封装的界面概念（依据：细间距封装下 BEOL 易受 CPI 影响） |
封装阶段（Packaging）¶
中文 |
English |
简要专业释义 |
归类 |
校验备注 |
|---|---|---|---|---|
晶圆划片 / 切割 |
Wafer Dicing / Sawing |
将整片晶圆切割，分离出独立裸片 Die |
封装前工序 |
✅ 准确 |
焊盘 |
Pad |
裸片顶层 BEOL 金属引出的对外端口，用于连接封装互连 |
On-die 结构 |
✅ 准确 |
焊锡凸点 / 微凸点 |
Solder Bump / Microbump (µbump) |
焊盘上制备的金属焊球；倒装工艺使用（剖面图顶部结构） |
先进封装互连 |
✅ 准确 |
铜柱 |
Cu Pillar |
以铜柱 + 焊帽替代纯焊球，节距更细、可靠性更高 |
先进封装互连 |
➕ 新增 |
硅通孔 |
TSV (Through-Silicon Via) |
穿透硅片的垂直互连，2.5D/3D 集成与先进封装的标志性结构 |
先进封装 / 3D 集成 |
➕ 新增：与 BEOL 的 Via 严格区分（TSV 穿硅片、Via 在 BEOL 内） |
再分布层 |
RDL (Redistribution Layer) |
先进封装中的薄层金属，重新排布裸片 IO 焊盘位置 |
封装互连层 |
✅ 准确 |
转接板 / 中介层 |
Interposer |
承载多颗裸片的硅/玻璃/有机载板，用 TSV 与 RDL 互连，2.5D 集成核心 |
先进封装结构 |
➕ 新增 |
混合键合 |
Hybrid Bonding (Cu–Cu) |
介质与铜直接键合，无焊料、节距可做到极小，3D 集成前沿技术 |
先进封装工艺 |
➕ 新增 |
芯粒 |
Chiplet |
把大芯片拆为多颗可复用的小裸片，再通过先进封装集成为一颗产品 |
先进封装 / 设计方法 |
➕ 新增 |
芯片封装基板 |
Package Substrate |
载板；承载裸片，内部埋金属线路，连接裸片凸点与封装引脚 |
封装结构 |
✅ 准确 |
倒装芯片 |
Flip-Chip |
裸片翻转、凸点朝下直接焊到封装基板（剖面图结构） |
封装工艺 |
✅ 准确 |
引线键合 / 打线 |
Wire Bonding |
金丝/铜丝细线连接裸片焊盘与基板焊盘（传统封装工艺） |
封装互连工艺 |
✅ 准确 |
塑封料 / 模塑料 |
Molding Compound (Epoxy Mold Compound, EMC) |
环氧树脂塑料，包裹裸片做物理与防潮保护 |
封装材料 |
✅ 准确 |
封装引脚 |
Lead / Pin |
封装对外引出的电气端子 |
封装 IO |
✅ 准确 |
封装成品 |
Package |
保护裸片并提供对外电气接口的完整器件（封装完成后的成品芯片） |
成品芯片实体 |
✅ 准确 |
晶圆级封装 |
WLP (Wafer Level Packaging) |
在整片晶圆上直接完成封装，再划片切割 |
先进封装工艺 |
✅ 准确 |
封装级测试 |
Package Level Test |
封装完成后对成品芯片的电学检测 |
测试工艺 |
✅ 准确 |
PCB 板级¶
中文 |
English |
简要专业释义 |
归类 |
校验备注 |
|---|---|---|---|---|
印刷电路板 |
PCB (Printed Circuit Board) |
承载多个封装芯片与被动元件的电路板，板上布铜导线 |
板级载体 |
✅ 准确 |
表面贴装技术 |
SMT (Surface Mount Technology) |
将封装芯片贴焊在 PCB 表面的工艺 |
PCB 组装工艺 |
✅ 准确 |
焊盘（PCB） |
PCB Pad |
PCB 铜箔焊盘，用于焊接芯片引脚 |
PCB 结构 |
✅ 准确 |
板级走线 |
PCB Trace |
PCB 板上铜导线，连接各元器件引脚 |
PCB 互连 |
✅ 准确 |
过孔（PCB） |
PCB Via |
PCB 板内垂直通孔，连接不同层铜箔走线 |
PCB 互连结构 |
✅ 准确 |
板级无源元件 |
Board-level Passive Component |
PCB 上贴片电阻、贴片电容等 |
板级器件 |
✅ 准确 |
板级测试 |
Board Level Test |
PCB 组装完成后整块电路板的功能测试 |
板级测试 |
✅ 准确 |
球栅阵列封装 |
BGA (Ball Grid Array) |
典型封装类型，底部为锡球阵列，焊到 PCB 上 |
封装类型（常用） |
✅ 准确 |
芯片设计 / 验证通用¶
中文 |
English |
简要专业释义 |
归类 |
校验备注 |
|---|---|---|---|---|
网表 |
Netlist |
描述器件与单元之间电气连接的文本文件，连接前端 RTL 与物理版图 |
IC 设计 |
✅ 准确 |
寄存器传输级 |
RTL (Register Transfer Level) |
以寄存器与组合逻辑为抽象层次描述电路的 HDL 代码 |
IC 设计 |
➕ 新增：Netlist 的上游 |
版图 |
Layout |
芯片物理几何图形（FEOL 器件、MOL 接触、BEOL 金属与通孔） |
物理设计 |
✅ 准确；已补 MOL |
版图数据格式 |
GDSII / OASIS |
交付晶圆厂的版图数据标准格式 |
物理设计 · 交付 |
➕ 新增 |
工艺设计套件 |
PDK (Process Design Kit) |
晶圆厂提供的工艺规则、器件模型、验证规则集合，设计的基础输入 |
设计基础设施 |
➕ 新增 |
流片 |
Tape-out |
完成设计并交付晶圆厂投片的节点事件 |
IC 设计流程 |
➕ 新增 |
布局布线 |
P&R / APR (Auto Place & Route) |
自动摆放标准单元并生成单元间 BEOL 互连金属线 |
物理设计 |
✅ 准确 |
时序 |
Timing |
信号在电路中传输的延迟；时序分析检查建立/保持时间 |
数字电路分析 |
✅ 准确 |
建立时间 |
Setup Time |
触发器数据信号须在时钟沿之前稳定的最小时间 |
时序参数 |
✅ 准确 |
保持时间 |
Hold Time |
触发器数据信号须在时钟沿之后保持稳定的最小时间 |
时序参数 |
✅ 准确 |
闩锁效应 |
Latch-up |
CMOS 寄生可控硅引发的器件闭锁失效风险 |
器件可靠性 |
✅ 准确 |
设计规则检查 |
DRC (Design Rule Check) |
版图几何规则校验（线宽、间距、密度等） |
版图验证 |
✅ 准确 |
电学规则检查 |
LVS (Layout Versus Schematic) |
比对版图与电路原理图网表的一致性 |
版图验证 |
✅ 准确 |
良率 |
Yield |
合格芯片占总芯片的比例；良率损失是先进工艺的核心经济指标 |
制造 / 经济 |
➕ 新增 |
中测 / 终测 |
CP (Chip Probing) / FT (Final Test) |
晶圆级探针测试 / 封装后成品测试 |
测试工艺 |
➕ 新增 |
★ 术语陷阱（务必区分）¶
BEOL 的中文常译“后道工序 / 后段制程”（台湾作“後段製程”），指的是晶圆厂内的互连后段；但在产业口语里，“后道（Back-end）”也常指封测（Assembly & Test）——即划片、装片、键合、塑封、测试这一整套。
结论：本表一律以「后道互连工序 = BEOL」「封测 = Assembly & Test」区分书写，凡见“后道”一词须先确认语境属于晶圆厂还是封测厂。
Via 在 BEOL 内部，连接相邻金属层；TSV 穿透硅片本体，用于 2.5D/3D 集成与先进封装。两者尺寸、工艺、所在层级完全不同。
poly 电阻、MOS 电容属 FEOL；MIM 电容、薄膜金属电阻属 BEOL。因此“无源器件都做在前道”不成立，写工艺文档时须说明具体类型。
全链路顺序（硅器件 → PCB）¶
→ Inter-cell BEOL 布线 → 组合/时序电路模块 → Die 裸芯 → Wafer Dicing 晶圆划片
→ 封装互连（Bump / RDL / TSV / Hybrid Bonding）→ Molding 塑封 → Package 封装成品
→ SMT 贴片焊接 → PCB 印刷电路板
硅前道 FEOL 制造晶体管器件，MOL 用接触孔把器件电极引出，BEOL 以多层金属完成裸片内互连；晶圆划片得到裸片 Die；封装工艺完成裸片保护与 IO 引出，得到封装成品 Package；最终通过 SMT 焊接至 PCB，由 PCB 铜走线完成板级器件之间的互连。