先进IC中的BEOL互连热问题 【第一期】¶
本文转载自微信公众号「夏一站的旅程」，原文标题《先进IC中的BEOL互连热问题 【第一期】》，原作者保留一切权利。原文发布/修改时间：2026-07-13。
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在先进芯片中，热量主要产生于晶体管层，但这些热量并不会直接传递到封装和散热器。它们首先需要穿过由金属线、通孔、低介电常数介质、阻挡层以及大量异质界面共同构成的复杂三维网络—后道互连层（back-end-of-line，BEOL）。
过去，人们讨论BEOL时，关注重点通常是信号完整性、RC延迟、电迁移和供电压降。然而，随着互连线宽进入十纳米甚至更小尺度，金属内部的尺寸效应日益显著；与此同时，low-k介质持续向低密度、多孔化方向发展，金属—介质界面在整体结构中的占比也不断提高。尺寸受限的金属、低热导介质和密集界面共同作用，使BEOL逐渐从单纯的“布线层”演变为芯片散热路径中不可忽视的热阻层。
更值得注意的是，背面供电、混合键合和三维集成正在重新组织芯片内部的供电与热流路径。互连热问题因此不再只是“某种材料的热导率是多少”这样单一的材料参数问题，而是进一步升级为一个需要从器件、互连、封装到系统架构共同考虑的多尺度协同设计问题。
本系列将系统讲解先进IC中BEOL互联的热问题，追溯热问题来源，解析金属纳米线和互联层热建模，前瞻BEOL热设计解决方案，主要回答以下几个方面的问题：
本期主要回答问题1和问题2，全文6600字左右，预计阅读需要15min左右
**1 BEOL是什么？
集成电路制造通常被划分为前道工艺（FEOL）和后道工艺（BEOL）。FEOL主要负责制造晶体管等有源器件，包括沟道、栅极、源漏和隔离结构，是晶体管真正完成开关动作的区域；BEOL则位于器件层上方，由多层金属线、金属通孔（via）和层间介质构成，用于把数十亿个晶体管组织成可工作的逻辑、存储和片上网络。
图 1（原文配图）¶
图1 集成电路的制造工艺示意图
如果说FEOL决定了晶体管能不能开关，那么BEOL决定了这些晶体管能不能被有效连接、供电和通信。在现代先进逻辑芯片中，BEOL可包含十余层复杂布线。靠近晶体管的局部互连层线宽最小、密度最高，承担标准单元内部和相邻单元之间的连接；更高层的中间与全局互连则更粗、更长，负责时钟、长距离信号和电源分配。IMEC（Interuniversity Microelectronics Centre，比利时微电子研究中心）的介绍中也指出，当代先进IC的BEOL可包含多达约15层复杂互连，并且最关键互连层的pitch正向20 nm及以下推进。
如果把芯片比作一座城市，FEOL是执行计算的“建筑”，而BEOL则是连接建筑的道路、电网和通信网络。BEOL的电学设计决定信号能否准时到达，热学设计则决定局部热量能否顺利离开。
在先进节点中，BEOL的重要性日益凸显。随着晶体管持续微缩，其开关速度和集成密度不断提升，但连接晶体管的金属互连也随之变得更窄、更密。此时，线电阻显著上升，寄生电容难以同步降低，布线拥塞与供电压降等问题愈发突出。虽然晶体管微缩通常能够降低本征门延迟，但信号在复杂互连网络中的传输仍受到RC延迟制约，供电网络还需承受由互连电阻引起的IR drop。因此，前端器件通过微缩获得的性能增益，可能在后端互连中被部分抵消，芯片性能瓶颈也逐渐从“晶体管能否切换得更快”转向“互连能否高效完成信号传输与电源输送”。
围绕这一矛盾，先进BEOL互联逐步形成了三条相互衔接的演进路线：进一步缩小金属间距以提高布线密度，重新选择导体与介质材料以改善电阻和寄生电容，以及重构互连工艺与供电架构以释放系统级性能。换言之，BEOL的演进已不再是单纯的几何微缩，而是从尺寸、材料到结构的协同创新。
2.1 线宽微缩：密度提升背后的电阻与延迟代价
晶体管缩放并不能单独支撑芯片集成密度的持续提升，连接晶体管的金属互连也必须同步缩小。以SRAM单元为例，其一个方向的尺寸主要受到晶体管栅极节距约束，而正交方向则受到最低层金属节距约束。即使晶体管已经缩小，如果局部互连的线宽与节距无法继续收紧，存储单元和标准单元的面积仍然难以按预期下降。因此，先进节点的密度缩放本质上是器件与互连共同缩放的结果。IMEC公布的先进互连路线显示，最小金属节距预计将由2 nm代际的约23 nm，进一步收紧至埃米级节点的20、18、16 nm甚至更小，对应局部金属线宽进入10 nm以下。在这一尺度下，互连面临的挑战已经不只是“能否制造得更细”，而是“缩小之后还能否保持足够低的电阻和延迟”。
图 2（原文配图）¶
图2 器件与互连延迟随技术节点演进的变化趋势(Science 386, eadk6189,2024)
这种相反的缩放趋势可以从互连的基本电学关系理解。对于一段长度为L、宽度为w、厚度为t的金属线，其电阻近似为 R = ρL/(wt)。其中，ρ 为金属电阻率。随着线宽 w 和厚度 t 减小，导电截面积 wt 迅速下降，即使材料电阻率保持不变，线电阻也会明显升高。然而，纳米互连中的实际情况比几何缩放更为严峻。当金属线宽逐渐接近电子平均自由程时，电子与表面、金属—衬垫界面及晶粒边界的碰撞显著增加，导致金属等效电阻率不再接近体材料值，而是随着线宽减小快速上升。换言之，互连缩放同时受到两重惩罚：导电截面积变小使电阻上升，尺寸效应又进一步抬高材料本身的等效电阻率。
图 3（原文配图）¶
图3 线宽微缩带来的金属电阻率上升 (Science 386, eadk6189,2024)
此外，Cu互连通常不能直接嵌入低介电常数介质中，而需要在其周围设置阻挡层和衬垫层，以抑制Cu扩散并改善界面可靠性。这些功能层虽然不可或缺，却不能与金属线宽无限同比缩小。当互连截面进入十纳米尺度后，阻挡层（Barrier）和衬垫层（Liner）会占据越来越高的截面积比例，使真正承担电流传输的Cu“有效宽度”进一步减小，窄线电阻因而增长得比简单几何模型预测得更快。
互连电阻增加不仅意味着更大的导通损耗，还会直接影响信号传输与供电质量。互连延迟通常可以近似理解为RC延迟，其中电阻 R 随线宽缩小显著增加，而相邻金属线之间的耦合电容 C 也难以同步下降。随着布线密度提高，线间距减小还会加剧串扰和信号完整性问题。对于供电网络，更大的互连电阻则会带来更严重的IR drop，使实际到达晶体管端的供电电压低于设计值。
因此，先进节点出现了一个越来越突出的矛盾：前端晶体管通过微缩获得了更低的门延迟，但后端互连却因电阻率上升、有效截面缩小和寄生耦合增强而变慢。器件端获得的性能增益，可能在互连网络中被部分甚至大幅抵消。这也解释了为什么BEOL缩放不能只依靠继续压缩金属线宽。为了突破互连电阻与RC延迟瓶颈，产业需要进一步回答两个问题：能否使用比传统Cu体系更适合纳米尺度的导体材料？能否通过新的互连结构减少阻挡层占比和线间寄生电容？由此，先进BEOL的技术路线自然从几何微缩延伸到后续的材料选择与结构重构。
2.2 材料选择：先进互连不是简单地“寻找电阻率更低的金属”Cu仍是当前BEOL最主流的互连材料。它具有较低的体电阻率、成熟的沉积与平坦化工艺，并在过去二十多年中与低介电常数介质和**双镶嵌工艺（dual-damascene）**共同支撑了多层互连的发展。然而，当互连特征尺寸接近10 nm量级时，传统Cu体系的优势开始受到明显削弱。
首先，Cu的电子平均自由程较长。表1所列室温数据中，Cu的平均自由程约为40.7 nm，明显大于Co、Ni、Mo和Ru等候选金属。当线宽逐渐接近或低于这一尺度时，电子与金属表面、衬垫界面和晶粒边界的碰撞显著增加，使Cu的等效电阻率快速偏离体材料值。换言之，Cu在宏观尺度下电阻率很低，并不意味着它在数纳米互连中仍然具有最低的线电阻。
表1 Cu及潜在替代互连金属的典型物理参数(J. Appl. Phys. 136, 171101, 2024)
图 4（原文配图）¶
其次，Cu不能简单地直接填入低κ介质。为了抑制Cu扩散、改善附着性并满足电迁移与介质可靠性要求，实际互连结构通常需要Ta/TaN等阻挡层和衬垫层，并可能引入Co或Ru相关的衬垫与帽层。这些功能层对可靠性至关重要，却不能随着Cu线宽无限同比缩薄。在线宽仅有数纳米时，它们会占据越来越大的横截面积，使真正承担电流输运的Cu有效截面进一步减小。此时，是否需要阻挡层以及阻挡层占据多少截面，可能比导体的块体电阻率本身更加重要。
因此，先进互连材料的筛选不能简单地通过一张“体电阻率排行榜”完成。材料在窄线中的实际表现，还取决于电子平均自由程、表面和晶界散射、晶体各向异性、微观组织、阻挡层需求、沉积与刻蚀兼容性，以及可靠性和可制造性等多方面因素。论文中常使用ρ0λ作为初步筛选指标，其中ρ0为体电阻率，λ为平均自由程。较小的ρ0λ通常意味着材料在尺寸缩小时可能表现出较弱的电阻率劣化，但它只能用于早期筛选，不能直接等同于最终互连性能。
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图4 IMEC用于识别、筛选和基准评估替代互连材料的多阶段工作流程 (J. Appl. Phys. 136, 171101, 2024)
IMEC提出了一套用于识别、筛选和基准评估替代互连材料的多阶段工作流程，指出候选材料必须经历从“计算上可行”到“器件结构中可用”的逐级验证,如图4所示。第一性原理计算可以快速估算材料的电子结构、输运参数和稳定性，但理想晶体的本征性质并不能完全代表实际互连。薄膜中的杂质、晶粒尺寸、织构、表面氧化和非化学计量比，都可能显著改变电阻率；而材料被刻蚀成窄线之后，侧壁粗糙度、界面质量和线内晶粒结构还会引入新的散射。因此，最终需要比较的不是材料的理想体电阻率，而是它在目标线宽、真实工艺和完整互连模块中的线电阻、via电阻、可靠性和电路级收益。
当前研究对象既包括Co、Ni、Mo、Ru、Rh和Ir等单质金属，也逐渐扩展到NiAl等有序二元金属间化合物，以及具有特殊晶体结构和方向性输运特征的化合物导体。图4中的Ru、NiAl和V₂AlC便代表了不同类别的候选方案。部分材料的体电阻率虽然高于Cu，却可能凭借更短的平均自由程、较弱的尺寸效应，以及无阻挡层或超薄阻挡层集成的潜力，在极窄互连中获得更低的实际线电阻。其中，Ru被认为是较接近实际导入的候选材料之一。它可与半镶嵌和减法刻蚀工艺结合，并具有减少或取消传统Cu扩散阻挡层的潜力。IMEC已经在300 mm晶圆上展示了Ru半镶嵌与air gap互连模块，用于探索更高纵横比、更低线电阻和更低寄生电容的先进BEOL结构。
表1也说明了为什么材料选择必须综合判断。Cu的体电阻率最低，但平均自由程最长，因此在强尺寸限制下对表面和晶界散射更加敏感；Ru、Co和Ni的体电阻率较高，但平均自由程明显更短，可能具有更平缓的尺寸劣化趋势。Mo、Ru、Rh和Ir还具有较高的熔点或内聚能，这些参数可以作为材料结构稳定性和原子迁移难易程度的初步参考，但并不能直接替代实际的电迁移和介质可靠性测试。
由此可见，所谓“替代Cu”并不意味着寻找一种新金属，在所有互连层中全面取代Cu。更可能出现的是一种分层金属化策略：
最靠近晶体管的M0、M1等局部互连层，线宽最小、via数量最多，更关注窄线电阻、via电阻、阻挡层占比和可缩放性，因此可能率先采用Ru或其他替代材料；
中高层互连具有更大的截面，并承担较长距离的信号和电源传输，Cu的低体电阻率和成熟工艺仍具有明显优势；
特殊接触、via和金属线也可能采用不同材料，形成混合金属化方案。
IMEC同样指出，替代金属更可能首先进入最关键的局部互连层，而Cu预计仍将在较高层级的互连中继续发挥作用。因此，先进BEOL材料路线正在从过去的“由Cu统一覆盖所有层级”，逐渐转向：根据不同互连层的尺寸、功能与可靠性需求，选择最合适的导体、阻挡层和集成工艺。材料创新的目标也不再是单纯寻找“体电阻率最低的金属”，而是在真实纳米尺度下，实现低线电阻、低via电阻、高可靠性与工艺可制造性的综合最优。
2.3 结构演进：从双镶嵌到半镶嵌、Air gap与背面供电
当线宽微缩和材料替换仍不足以解决互连瓶颈时，先进BEOL开始从“优化现有工艺”转向“重新设计互连结构”。这一变化主要沿着两个方向展开：一是重构局部金属线和通孔的制造方式，降低互连电阻与寄生电容；二是将电源网络从芯片正面迁移至背面，重新分配有限的布线资源。
从Cu双镶嵌到半镶嵌：重新设计局部互连
过去二十多年，Cu双镶嵌一直是BEOL金属化的主力工艺。其基本流程是先在低介电常数介质中刻蚀金属沟槽和通孔，随后沉积阻挡层、衬垫层和Cu种子层，再完成Cu填充，并通过化学机械抛光去除表面多余金属，实现互连结构的平坦化。这一方案工艺成熟，能够同时形成金属线和通孔，是Cu互连得以长期延续的重要基础。
但当最小金属节距进入20 nm以下时，传统双镶嵌工艺开始面临多重压力：高深宽比沟槽越来越难以无缺陷填充，阻挡层和衬垫层占据更高的导电截面比例，通孔与下层金属之间的套刻误差更加难以容忍，而化学机械抛光还需要同时控制金属凹陷、介质侵蚀和图形密度差异。此时，继续沿用原有流程并进行局部微调，所能获得的电阻和RC收益逐渐减小。
图 6（原文配图）¶
图5 从Cu双镶嵌到Ru半镶嵌与Air gap的互连工艺演进
为突破这一限制，IMEC提出了半镶嵌工艺（semi-damascene）。与“先在介质中挖沟槽、再填入Cu”的双镶嵌路线不同，半镶嵌首先形成通孔并进行金属过填充，随后直接对可刻蚀金属进行图形化，得到高纵横比金属线，从而省去传统流程末端的金属化学机械抛光。Ru等可直接刻蚀、并具有无阻挡层或超薄阻挡层集成潜力的金属，因此成为半镶嵌路线的重要候选。直接金属刻蚀带来的一个重要优势，是金属线高度可以不再受到沟槽填充能力的严格限制。通过提高线条纵横比，可以在不增加横向占地的条件下扩大导电截面，降低单位长度线电阻。IMEC的实验表明，纵横比约为6的Ru半镶嵌金属线可实现约40%的电阻降低；配合Air gap后，还可以在提高金属线高度的同时抑制线间电容增加。
Air gap的作用可以理解为：在相邻金属线之间有选择地保留空气间隙。由于空气的相对介电常数接近1，远低于常规low-k介质，因此能够降低相邻金属线之间的耦合电容。半镶嵌负责增加有效导电截面、降低电阻，Air gap则负责降低寄生电容，二者分别作用于RC延迟中的“R”和“C”，构成材料与结构协同优化的低RC互连方案。2022年，IMEC首次展示了金属节距为18 nm的双层Ru半镶嵌功能模块，其中底层局部互连线宽约为9 nm，并集成了全自对准通孔；上层金属还引入Air gap，以缓解高纵横比金属线可能带来的电容增加。2025年，IMEC进一步将半镶嵌Ru金属线推进至16 nm节距，表明该路线正继续向更先进节点扩展。
从正面供电到背面供电：重新分配布线资源
与局部互连工艺同步发生的另一项变化，是电源输送架构的重构。在传统前部供电网络（FSPDN）中，电源线和信号线共同分布在晶体管上方的正面BEOL中。电源需要从芯片顶部的粗金属层出发，经过多层金属线和通孔逐级向下传递至器件附近。这不仅形成较长的供电路径，也使电源网络与信号网络争夺有限的正面布线资源。随着标准单元高度和金属节距持续缩小，供电压降、布线拥塞与信号绕线之间的矛盾愈发突出。
背面供电网络（BSPDN）则将全局或局部电源网络转移到减薄后的晶圆背面，并通过纳米级硅通孔、背面金属和埋入式电源轨，将电源从背面直接输送至器件附近。这样，正面BEOL可以更多地用于信号布线，电源传输路径也不再需要穿过完整的正面互连堆栈。IMEC的研究表明，采用背面金属、nTSV和埋入式电源轨的方案能够降低IR drop、减轻正面BEOL的布线压力，并为标准单元高度缩放提供新的空间。
这种收益并非仅来自制造结构本身，还依赖设计—工艺协同优化。IMEC与Arm针对高性能计算模块进行的块级评估显示，与传统前部供电相比，背面供电方案可带来约2%–6%的工作频率改善，并实现约8%–16%的核心面积缩减；在评估范围内，最优方案分别达到约6%的频率提升和16%的面积改善。
需要注意的是，BSPDN并不是简单地“把原来的电源线翻到背面”。其实现涉及晶圆减薄、背面通孔尺寸与对准、埋入式电源轨、标准单元接入方式以及正背面布线协同等一整套技术。不同背面连接方案在IR drop、单元面积、工艺复杂度和设计自由度之间存在不同权衡，因此必须在器件、互连和电路层面共同评估。
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图6 前部供电网络与背面供电网络的结构及动态IR drop对比。
从工艺微调走向架构重构
从双镶嵌到半镶嵌和Air gap，再到背面供电，先进BEOL的演进呈现出清晰的递进关系：首先通过几何微缩提高布线密度；随后利用新型金属和阻挡层方案缓解窄线电阻上升；当材料优化接近极限后，再通过半镶嵌、Air gap和背面供电重新组织互连电阻、寄生电容与布线资源。其中，半镶嵌与Air gap主要面向局部互连的RC瓶颈，而BSPDN则从芯片架构层面分离电源与信号网络。二者虽然作用尺度不同，却体现了同一趋势：先进BEOL已经从单一的制造模块，转变为材料、工艺、器件、设计与架构共同优化的系统工程。
然而，这些电学优化也同步改变了BEOL中的材料组成、金属几何尺寸、界面数量以及热量传输路径。更高的金属纵横比、更多的空气间隙、全新的Ru/介质界面，以及由背面供电引起的正背面结构变化，都可能带来新的热输运问题。下一节将从热学角度进一步讨论：先进互连在解决电阻、电容和供电瓶颈的同时，为什么可能形成新的散热障碍。
（注：部分图片由AI生成）
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