晶体管器件与结构（中英对照）

📘 使用说明与本版修正

用途：晶体管器件/结构术语口径统一表，可直接引用进 ADR、设计文档、manifest。

本版修正 1 处关键时间线错误、补充 3 处表述、新增 18 个器件/结构术语：

• ⚠️ 多晶硅栅的时间线：常见写法“0.13μm 后才用多晶硅栅”有误——自对准多晶硅栅（self-aligned polysilicon gate）在 1970 年代初即已取代铝栅成为主流（Intel「Silicon Gate Technology」为世界首个商用 MOS 自对准栅工艺，随 4004 时代、约 10μm 节点；F. Faggin 1971 年即发表硅栅工艺论文）。45nm（Intel，2007-11）才改为高k + 金属栅（HKMG）。
• ⚠️ FinFET 节点范围：22nm（Intel 2011）起，主力一路延伸到 5nm（台积电 N5），而非止于 7nm；GAA 自 3nm 起（三星，2022-06）。
• ➕ 补充：亚阈值摆幅 60 mV/dec 极限（300K，NIST/Cheung 2010 认定为基本极限）、DIBL 与短沟效应、HKMG 细节。

一、MOSFET 四端与命名

MOSFET 是四端器件：栅极 G (Gate)、源极 S (Source)、漏极 D (Drain)、衬底 B (Body / Bulk)。名称 Metal-Oxide-Semiconductor Field-Effect Transistor（金属-氧化物-半导体场效应管）是历史叫法：现代先进工艺栅极多用多晶硅或金属栅、栅介质用高k 材料，“MOS”三字已不严格对应实际材料。

中文	English	释义 / 要点	归类
栅极	Gate (G)	控制电极；通过电场调制沟道，稳态几乎无栅电流	MOSFET 端子
源极	Source (S)	载流子来源端；NMOS 为 N⁺ 重掺区	MOSFET 端子
漏极	Drain (D)	载流子流出端；与源极几何对称（IC 中可互换）	MOSFET 端子
衬底 / 体	Body / Bulk (B)	衬底引出电极；电路中常将衬底短接源极	MOSFET 端子
栅氧化层	Gate Oxide	栅与沟道之间的极薄绝缘层；传统 SiO₂，先进工艺用高k 介质（HfO₂ 等）	MOSFET 结构
沟道	Channel	栅氧/硅界面处由反型层形成的导电通道，连通源漏	MOSFET 结构
栅长	Gate Length (L)	沿源漏方向的栅尺寸；节点命名的历史依据	MOSFET 尺寸
栅宽	Gate Width (W)	垂直源漏方向的栅尺寸；与 L 共同决定 W/L 驱动能力	MOSFET 尺寸

二、分类：沟道类型 / 开启方式 / 结构维度

中文	English	释义 / 要点	归类
NMOS	N-channel MOSFET	衬底 P 型、源漏 N⁺，载流子为电子，迁移率高	按沟道
PMOS	P-channel MOSFET	衬底 N 型、源漏 P⁺，载流子为空穴，电压极性与 NMOS 相反	按沟道
CMOS	Complementary MOS	NMOS + PMOS 互补配对，静态几乎无功耗，数字电路基础	电路形式
增强型	Enhancement mode (E-mode)	Vgs = 0 时无沟道、器件关断；需外加栅压形成反型层（IC 最常用）	按开启方式
耗尽型	Depletion mode (D-mode)	制造时预注入沟道掺杂，Vgs = 0 即有导电沟道；栅压可正负调节电流	按开启方式
平面型	Planar MOSFET	栅极位于硅表面之上，经典二维结构	按结构维度
三维栅控	3D / Multi-gate FET	栅极从多个侧面/四周包裹沟道：FinFET、GAA、CFET	按结构维度
单极型器件	Unipolar device	仅一种载流子导电（MOSFET/JFET/HEMT 属此类）	器件类别
双极型器件	Bipolar device	电子与空穴同时参与导电（BJT/HBT 属此类）	器件类别

三、先进节点结构演进（含时间线）

结构演进主线

中文	English	释义 / 要点	归类
平面 MOSFET	Planar MOSFET	栅在硅表面上方；短沟效应随节点缩小而恶化，约止于 22nm 之前	结构代际
鳍式场效应管	FinFET (Fin Field-Effect Transistor)	硅立成竖立“鳍片 Fin”，栅极包裹鳍片<strong>三个侧面</strong>，显著增强静电控制、抑制短沟效应。<strong>Intel 22nm（2011-05）首发商用（称 Tri-Gate）</strong>，主力延伸至 <strong>5nm</strong>（台积电 N5）	结构代际
全环绕栅	GAA (Gate-All-Around)	纳米片（nanosheet）/纳米线沟道，栅介质与栅极<strong>环绕沟道四周</strong>，静电控制最优。<strong>三星 3nm（2022-06）首发量产</strong>	结构代际
纳米片	Nanosheet / Nanowire	GAA 的两种沟道形态：片状（接触面积大、驱动强）/ 线状	GAA 形态
互补场效应管	CFET (Complementary FET)	把 NMOS 与 PMOS <strong>垂直堆叠</strong>，标准单元面积大幅缩小，面向 2nm 及以下	前瞻结构
环栅纳米片沟道	Forksheet	在 GAA 与 CFET 之间的过渡结构（介质墙分隔 N/P 片）	前瞻结构

节点与结构对应（概略）：Planar ≤ 28/22nm → FinFET 22/16/14/10/7/5nm → GAA 3/2nm → CFET 2nm 以下。注：节点数字自 22nm 起已是营销口径，不直接等于物理栅长。

四、功率器件（分立器件，与 IC 内平面 MOS 架构不同）

中文	English	释义 / 要点	归类
垂直双扩散 MOS	VDMOS (Vertical Double-diffused MOSFET)	电流<strong>垂直流动</strong>：源极→沟道→漂移层→背面漏极；含 N⁺源区、P 体区、<strong>N⁻ 漂移层（承受耐压）</strong>、N⁺ 衬底；适合高压大电流开关	功率 MOSFET
横向双扩散 MOS	LDMOS (Lateral Double-diffused MOSFET)	电流沿表面横向流动；易与 CMOS 集成，广泛用于射频与电源管理	功率 MOSFET
绝缘栅双极晶体管	IGBT (Insulated Gate Bipolar Transistor)	MOS 栅控 + BJT 双极导电，兼具高输入阻抗与低导通压降，中高压主力	功率器件
功率 MOSFET（SiC）	SiC MOSFET	碳化硅宽禁带器件；高耐压、高温、低损耗，用于新能源汽车/光伏	宽禁带器件
氮化镓高电子迁移率晶体管	GaN HEMT	二维电子气（2DEG）沟道，高频高效；快充/数据中心电源主力	宽禁带器件
晶闸管	Thyristor / SCR	四层 PNPN 结构，一旦触发即自锁导通，用于超大功率	功率器件

五、其他晶体管与相关结构

中文	English	释义 / 要点	归类
双极结型晶体管	BJT (Bipolar Junction Transistor)	NPN/PNP 三层两结；<strong>电流控制</strong>、双极导电；跨导高、但输入阻抗低、有静态基极电流	双极器件
异质结双极晶体管	HBT (Heterojunction Bipolar Transistor)	发射区用宽禁带材料（如 SiGe/GaAs），提升注入效率，用于射频	双极器件
结型场效应管	JFET (Junction FET)	以反偏 PN 结作栅控，单极型、低噪声	单极器件
金属-半导体场效应管	MESFET (Metal-Semiconductor FET)	以肖特基结作栅，GaAs 时代射频主力	单极器件
高电子迁移率晶体管	HEMT (High Electron Mobility Transistor)	异质结界面二维电子气沟道，高频低噪（GaN/GaAs）	单极器件
薄膜晶体管	TFT (Thin-Film Transistor)	非单晶硅薄膜上制作，用于显示背板（LCD/OLED）	显示/柔性电子
单电子晶体管	SET (Single-Electron Transistor)	库仑阻塞效应控制单电子输运，量子器件方向	前瞻器件
隧穿场效应管	TFET (Tunnel FET)	带间隧穿机制，可突破 60 mV/dec 亚阈值摆幅极限（理论上）	前瞻器件
二维材料晶体管	2D-material FET (e.g. MoS₂ FET)	以过渡金属硫族化物等二维半导体作沟道，面向超短沟道	前瞻器件
碳纳米管晶体管	CNTFET	以碳纳米管作沟道，高迁移率、纳米级直径	前瞻器件

六、关键参数与效应

中文	English	释义 / 要点	归类
阈值电压	Threshold Voltage (Vth)	形成反型沟道所需的最小栅压；决定开启点	参数
开态/关态电流	Ion / Ioff	开态驱动能力 / 关态漏电；两者之比是器件优劣核心指标	参数
亚阈值摆幅	Subthreshold Swing (SS)	电流每变化一个数量级所需栅压；<strong>室温理论极限 60 mV/dec</strong>（NIST/Cheung 2010 认定为基本极限），实际器件约 70~80 mV/dec	参数
跨导	Transconductance (gm)	ΔId/ΔVgs，衡量栅压对电流的控制力	参数
导通电阻	On-resistance (Ron)	功率器件的关键损耗参数；与耐压存在折衷	功率参数
短沟效应	Short-Channel Effect (SCE)	沟道变短后 Vth 下降、栅控变弱的现象	效应
漏致势垒降低	DIBL (Drain-Induced Barrier Lowering)	漏压升高使势垒降低、Vth 下降，短沟器件典型问题	效应
栅极感应漏电	GIDL (Gate-Induced Drain Leakage)	栅压引起的漏端能带弯曲导致的漏电	效应
器件按比例缩小	Scaling	按规则缩小 L、W、氧化层厚度与电压，以提升密度与速度	方法论

七、结构剖面示意（文本版）

平面 NMOS 剖面

┌───────────┐ ← 栅极 Gate（多晶硅 / 金属栅） │ Gate │ ═════╧═══════════╧═════ ← 栅氧化层 Gate Oxide（SiO₂ / 高k） ┌────┬───────────┬────┐ │ N⁺ │ 沟道 Ch │ N⁺ │ ← 反型层形成于此（表面） │Source Drain│ ├────┴───────────┴────┤ │ P 型衬底 Substrate │ ← 衬底电极 B（常接源极） └─────────────────────┘ ←— L 栅长 —→

FinFET 剖面（栅横跨鳍片）

┌─ 栅极 Gate ─┐ （包裹鳍片三个侧面） │ ┌───────┐ │ ═════════╧══╡ Fin ╞══╧═════════ ← 栅介质 │ (硅) │ └───────┘ ↑ 沟道沿鳍片侧壁与顶部（三面栅控）

VDMOS（功率）剖面

┌───┬───────────────┬───┐ ← 源极 S（正面） │N⁺ │ P 体区 Body │N⁺ │ ├───┴───────┬───────┴───┤ │ N⁻ 漂移层 Drift（承受耐压）│ ├───────────────────────────┤ │ N⁺ 衬底（漏极 D） │ ← 背面漏极 └───────────────────────────┘ ↓ 电流垂直流动

八、核心机理（一句话）

📌 可直接引用进文档

MOSFET：栅极电压经电场穿过栅介质，调制半导体表面反型层（导电沟道）的载流子浓度，从而控制源漏电流——电压控制型、单极型器件（仅一种载流子导电）。

BJT：基极电流控制集电极电流——电流控制型、双极型器件（电子与空穴同时参与）。

九、校验说明（修正依据）

中文	English	释义 / 要点	归类
⚠️ 已修正	多晶硅栅时间线	“0.13μm 后才用多晶硅栅”<strong>有误</strong>：自对准多晶硅栅于 <strong>1970 年代初</strong>取代铝栅成为主流（Intel Silicon Gate Technology 为世界首个商用 MOS 自对准栅工艺；F. Faggin 1971 年发表硅栅工艺论文）；45nm（Intel 2007-11）改高k+金属栅	修正
⚠️ 已修正	FinFET 节点范围	22nm（Intel 2011-05，Tri-Gate）起，主力延伸至 <strong>5nm</strong>（台积电 N5），非止于 7nm	修正
✅ 准确	45nm HKMG	Intel 45nm 铪基高k + 金属栅，2007-11-11 发布	核实
✅ 准确	GAA 3nm	三星 2022-06-30 宣布 3nm GAA 量产	核实
✅ 准确	60 mV/dec 极限	300K 下 MOSFET 亚阈值摆幅基本极限；实测器件约 70~80 mV/dec	核实
✅ 准确	VDMOS 结构	源极→沟道→N⁻漂移层→背面漏极，N⁻漂移层承受耐压	核实